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verilog中无reset输入,不用Initial的话,如何实现上电清零?

文章发布时间:2015/7/2 9:45:20



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要用xilinx的FPGA做东西,初学verilog,貌似initial不可综合?又不想增加一个reset输入的话,应该怎样写?

网友回答:


verilog中无reset输入,不用Initial的话,如何实现上电清零?verilog-2001中有

reg[N-1:0] tmp = <initial_value>;


答友:If you have PLL in your design, you can use the PLL's lock signal as the reset_n


答友:用一个位数较短(比如4位)计数器,计数全FF后停止计数,用计数器的结果与非后输出信号做置零信号即可。
原理就是上电后计数器开始计数,无论开始值是什么(只要不是全F),置零信号会输出高电位,技术区全F之后,信号降为低电位,正好模拟了reset。
这个方法有个缺点,如果计数器一开始就是全FF的话不会产生这种伪reset,所以还是外部的reset最靠谱。


答友:如果是用XILINX的硬件, 所有的register初始值都被设定为零, 如果碰巧reset的值也是零的话, 可以省掉reset.
如果用别家的硬件,要看看它们的说明.
QIN MENG的方法也可以用,但是缺点也被TA指出来了.
reset本身是个事件逻辑. 如果这个逻辑必须有,是不能省去的.


读读书时直接在重点词语、句子下面画横线做笔记,好不好?私以为这种划重点式的阅读方法之于初读者而言,会对以后的重读造成严重的惯性误导。不管你读的是诗书典籍还是……CFA教材。大多时候初次阅读是无法十分清晰地判断何谓重点的,不必用不完善的观感来限制自己的思维空间,以不带任何偏颇好恶的泛读为最好。其实著名的张溥七焚七录的读书法就是一种比较极端的泛读体现,通篇抄书能给人以最精确的公平观感,并强制性地摒弃掉

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